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AT88SC3216C
2.
3.
Look for SDA high in each cycle while SCL is high.
Create a start condition.
Figure 3.
Bus Timing for 2 wire communications: SCL: Serial Clock, SDA – Serial Data I/O
t F
t HIGH
t R
SCL
t LOW
t LOW
t SU.STA
t HD.STA
t HD.DAT
t SU.DAT
t SU.STO
SDA IN
SDA OUT
Figure 4.
SCL
t AA
Write Cycle Timing: SCL: Serial Clock, SDA – Serial Data I/O
t DH
t BUF
SDA
WORDn
8th BIT
ACK
STOP
CONDITION
t wr
(1)
START
CONDITION
Note :
The write cycle time t WR is the time from a valid stop condition of a write sequence to the end of the internal
clear/write cycle.
7
5014KS–SMEM–08/09
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